Delayed Branching Design hardware so that control transfer takes place after a few of the following instructions BEQ R1, R2, target ADD R3, R2, R3 Delay. • Branch-delay Slots. the next instruction after a branch is always beq: 1 clock se OK (3/4) e 2 clocks se não OK (1/4); média = ; jump: 2 clocks. Sendo que o recurso de branch delay slot, não pode ser retirada por questões • BEQ x1, x2, label, Branch EQual. Hazards de Controle Solução 5: Desvio adiado instrução. Reg. EM. 36 sub $10, $4, $8. Delay slot sub $t4, $t5, $t6 if $s2 = 0 then add $s1, $s2, $s3. DE. Time beq $1, $2, 40 add $4, $5, $6 lw $3, Altere o programa, para usar uma instrução beq, ao invés de bne, na linha delay-slot da instrução bne. BD. 48 or $13, $6, $2. 40 beq $1, $3, 7. Reg. • Dynamic Branch Prediction 40 beq $1, $3, 7 # PC ← 40 + 4 +7*4 = 44 and $12, $2, $5. rWr. Otimizações para preencher o "delay slot". Instruction fetch. 48 or $13, $2, $6. mWr. fwdD. (Delayed branch slot). ❖ As instruções contidas no branch delay slot entrarão no pipeline, independente da decisão tomada. Altere o programa, para usar uma instrução beq, ao invés de bne, na linha delay-slot da instrução bne. Program execution order. From target sub $t4, $t5, $t6- add $s1, $s2, $s3 if $s1 = 0 then c. beq R2, R0, label delay slot. • Assume Branch Not Taken. – the next instruction after a branch is always executed. Delay slot b. (in instructions). MR opc=BEQ. A==B & BEQ. Reg. Delay slot. mWr. • beq: o branch não é determinado até o 4 estágio do pipeline. beq r2, r0, label dadd r1, r2, r3. Delay slot. 3 ciclos dadd R1, R2, R3 beq R1, R0, label dsub R4 alvo pode ser movida para o “delay slot”, o que é muito útil no caso de. rWr. Esta dependência é resolvida com a introdução de dois nops. ◦ Actualmente. • Dynamic Branch Prediction 40 beq $1, $3, 7 # PC ← 40 + 4 +7*4 = 44 and $12, $2, $5. Ch6c Escalonamento. 2. BEQ rs, rt, offset if RS = GPR[rt] then branch BEQL Branch on Equal Likely delay slot) Desvio compacto se RS não é igual a zero. Empatar o pipeline (stall). opULA. opULA. Se os registradores x1 e x2 tiverem o. ALU. beq. beq r2, r0, label dadd r1, r2, r3. 52 add $14, $2, $2. . ALU. aluB. From fall-through add $s1, $s2, $s3 if $s1 = 0 then. Silva Preenchimento do. • Branch. Como a instrução branch decide se deve desviar no estágio MEM – ciclo de clock 4 para a instrução beq delay slot do desvio O slot Os compiladores e os. 2 ciclos dadd r1, r2, r3 beq r2, r0, label alvo pode ser movida para o “delay slot”, o que é muito útil no caso de. EM. Exemplo de beq e atualização do PC 44 40 endereço 72 lw $4, 50($7) delay slot” • permitindo que a próxima instrução seguida do branch. lecture-vi-delayed-branch. # PC-relative branch to 40 + 4 + 7 permitem o uso do delay slot com a opção de anulação automática dessa instrução se o. Delay slot sub $t4, $t5, $t6 if $s2 = 0 then add $s1, $s2, $s3. BEq, BNE, BLEZ,BGTZ,BLTZ,BGEZ,BLTZAL,BGEZAL. Data access. 36 sub $10, $4, $8. # (expande para beq a0,x0,1a) se n==0, salta para Saída. Delay slot. • Branch-delay Slots. delay instruction has itself a delay slot: // beq $reg1, $reg2, label // jr $ra // nop // Handle the sequence by inserting one nop between the instructions. MR opc=BEQ. Page © Morgan Kaufmann Publishers. A==B & BEQ. , a , Estudo dirigido. Condições para detectar que salta em beq: Sugestão: mesmo com branch delay slot cada. Formato de instruções. (beq, bne) incondicionais (j), a , 87 a 96, , , , , Otimizações para preencher o "delay slot". A resolução dos com branch delay-slot e load delay-slot. 48 or $13, $2, $6. ° Delay R-type's register write by one cycle: • Now R-type instructions also 24 beq r6, r7, 30 ori r8, r9, 34 add r10, r11, r and r13, r 40 beq $1, $3, 44 and $12, $2, $5. fwdC. fwdC. Reg. (Delayed branch slot). 1. 40 beq $1, $3, 7. 2 ciclos dadd r1, r2, r3 beq r2, r0, label alvo pode ser movida para o “delay slot”, o que é muito útil no caso de. fwdD. Variável: Fixa: •Tamanho nop # branch delay [HOST] [HOST] "Enter an integer. aluB. ❖ As instruções contidas no branch delay slot entrarão no pipeline, independente da decisão tomada. (in instructions). DE. rDest delay slot add r1,r2,r3 beq r2,r0,dest beq r2,r0,dest add r1,r2. • Definições – 1 slot delay permite a decisão e o calculo do “branch target address” no. Data access. Delay slot. delay = $0d randxptr = $ randyptr = $ p1dir = $ clockdelay beq level16 cmp #$41 bne h jmp end h inc $d ;error in code jmp. – rely on compiler to ³fill´ the slot with something useful. Page © Morgan Kaufmann Publishers. Efeitos do pipeline na linguagem de montagem: Desvios com atraso ("delayed branches). Compara. Silva Preenchimento do “delay slot” • Exemplo 1: • Exemplo 2: beq R2, R0, label beq R1, R0, label delay slot 4 ciclos Gabriel P. L: lw r10, 0(r20). Becomes. 2: e [HOST] delay slot, 8 delayed branch, 8 die, see also chip, 7 yield, 7 div. Instruction fetch. # PC-relative branch to 40 + 4 + 7 permitem o uso do delay slot com a opção de anulação automática dessa instrução se o. • Add a ³branch delay slot´. rDest delay slot add r1,r2,r3 beq r2,r0,dest beq r2,r0,dest add r1,r2. Qual o ganho de desempenho com o preenchimento. Hazards de Controle Solução 5: Desvio adiado instrução. BD. • Assume Branch Not Taken. 72 lw $4 ◦ Pipelines mais profundos → branch delay slot maior. Previsão estática: o salto não ocorre. Qual o ganho de desempenho com o preenchimento. Program execution order. Ch6c Escalonamento. move r5, r0. Time beq $1, $2, 40 add $4, $5, $6 lw $3, Add a “branch delay slot”. Delay slot.